Aktyw Forum

Zarejestruj się na forum.ep.com.pl i zgłoś swój akces do Aktywu Forum. Jeśli jesteś już zarejestrowany wystarczy, że się zalogujesz.

Sprawdź punkty Zarejestruj się

Licznik, problemy z syntezą

Moderatorzy: Jacek Bogusz, Moderatorzy

adacho94
-
-
Posty: 1
Rejestracja: 19 sie 2016, o 12:15

Licznik, problemy z syntezą

Postautor: adacho94 » 19 sie 2016, o 12:26

Cześć, mam problemy z licznikiem w Verilogu, przy syntezie. Licznik powinien być zerowany na dodatnim zboczu sygnału x1 i zwiększany na dodatnich zboczach CLOCK. Wiem, że register nie może być zmieniany w 2 różnych blokach always, jednak nie potrafię rozwiązać tego problemu. Błąd jaki otrzymuje to:
Line 33: Signal register[11] in unit blagam_o_synteze is connected to following multiple drivers:

Kod: Zaznacz cały

module blagam_o_synteze(input x1, input x2,input wire CLOCK,output wire [11:0] DATA); reg [11:0] register; reg ENABLE; initial begin register <= 12'd0; ENABLE <= 1'd0; end always @(posedge x1) begin ENABLE<=1; register <= 12'd0; end always @(posedge CLOCK) begin if(ENABLE==1) register <= register + 1; end always@(posedge x2) begin ENABLE<=0; end assign DATA[11:0]=register[11:0]; endmodule

Wróć do „PLD/FPGA i inne zagadnienia techniki cyfrowej”

Kto jest online

Użytkownicy przeglądający to forum: Obecnie na forum nie ma żadnego zarejestrowanego użytkownika i 4 gości