Aktyw Forum

Zarejestruj się na forum.ep.com.pl i zgłoś swój akces do Aktywu Forum. Jeśli jesteś już zarejestrowany wystarczy, że się zalogujesz.

Sprawdź punkty Zarejestruj się

Problem z intrukcją rising_edge/falling_edge

Moderatorzy: Jacek Bogusz, Moderatorzy

michallllll
-
-
Posty: 1
Rejestracja: 27 gru 2010, o 16:22
Lokalizacja: zNikąd

Problem z intrukcją rising_edge/falling_edge

Postautor: michallllll » 27 gru 2010, o 16:35

Witam, mam problem z zastosowaniem tej instrukcji w nieco bardziej skomplikowanym przykładzie, niż prezentowane naokoło: otóż chcę przypisać do zmiennej a wartość "1" gdy następuje zbocze narastające/opadające czyli naciśnięcie przycisku s1, oraz przypisanie zmiennej b wartości "1" gdy następuje rising_edge od przycisku s2. Zadanie wydaje się banalne ale w praktyce ciągle wyskakuje " bad synchronous description" lub inne błędy,poniżej kilka z przykładowych niedziałających kodów:

Kod: Zaznacz cały

architecture Behavioral of sz is signal s1,s2: std_logic; begin process(b,a) is begin if falling_edge(a) then s1<='1'; elsif falling_edge(b) then s2<='1'; end if; end process; end Behavioral;

Kod: Zaznacz cały

architecture Behavioral of sz is signal s1,s2: std_logic; begin process(b,a) is begin if falling_edge(a) then s1<='1'; end if; if falling_edge(b) then s2<='1'; end if; end process; end Behavioral;

Kod: Zaznacz cały

architecture Behavioral of sz is signal s1,s2: std_logic; begin process(a) is begin if falling_edge(a) then s1<='1'; end if; end process; process(b) is begin if falling_edge(b) then s2<='1'; end if; end process; end Behavioral;
Próbowałem również zamieniać sygnały na zmienne a także instrukcji "case" oraz "when" ale nic nie działa, proszę o pomoc...

WindyPmer
-
-
Posty: 1
Rejestracja: 16 gru 2014, o 22:22
Lokalizacja: Polska
Kontaktowanie:

Problem z intrukcją rising_edge/falling_edge

Postautor: WindyPmer » 9 sty 2015, o 15:16

Ive got two questions about using ff triggered by falling edge of the clock:

1 As shown in the figure, if I use both signal a and b to drive the same circuit that is also synchronised to clk, is a more stable than b? Here stable I mean glitch-free

2 How should I analysis timing for signal a? I mean, for signal b, Ive got a margin of roughly one clock cycle to accomodate combinatorial logic to avoid timing violation, but for signal a, do I only have half-clock cycle to play with if the signal that drives signal a is synchronised to rising edge of the clock?

Thanks.

Wróć do „PLD/FPGA i inne zagadnienia techniki cyfrowej”

Kto jest online

Użytkownicy przeglądający to forum: Obecnie na forum nie ma żadnego zarejestrowanego użytkownika i 3 gości