Aktyw Forum

Zarejestruj się na forum.ep.com.pl i zgłoś swój akces do Aktywu Forum. Jeśli jesteś już zarejestrowany wystarczy, że się zalogujesz.

Sprawdź punkty Zarejestruj się

Stany logiczne w ukladze CMOS

Moderatorzy: Jacek Bogusz, Moderatorzy

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 25 kwie 2012, o 00:27

Po sesji napewno bo to ciekawe tematy sa, a narazie musze sie zajac nauka, ktora mi tak duzo czasu zajmuje

Awatar użytkownika
ACeK
-
-
Posty: 1522
Rejestracja: 30 mar 2003, o 19:35
Lokalizacja: Kielce

Re: Stany logiczne w ukladze CMOS

Postautor: ACeK » 25 kwie 2012, o 08:16

Obrazek Napisales ze angielski :no: jest Ci obcy dlatego proponuje Ci zapoznac sie z tymi :arrow: wykladami :idea: na przyklad wyklad 26 (inverter) dokladnie tlumaczy skad sie biora stany L H lub zakazany. Gosciu mowi z troche mocnym hinduskim akcentem ale idzie go zrozumiec :twisted: Powodzenia w nauce Obrazek

000andrzej
-
-
Posty: 375
Rejestracja: 13 sie 2003, o 14:03
Lokalizacja: Kraków

Re: Stany logiczne w ukladze CMOS

Postautor: 000andrzej » 25 kwie 2012, o 19:48

W takim wypadku na wejściach NAND jest zawsze napięcie zasilania, czyli stan H. Zatem na wyjściu zawsze powinien być stan L, czyli ~0V.
Ja tam nie widzę podłączenia zasilania układu.

Wróć do „Elektronika - tematy dowolne”

Kto jest online

Użytkownicy przeglądający to forum: Google [Bot] i 129 gości