Aktyw Forum
Zarejestruj się na forum.ep.com.pl i zgłoś swój akces do Aktywu Forum. Jeśli jesteś już zarejestrowany wystarczy, że się zalogujesz.
Sprawdź punkty Zarejestruj sięStany logiczne w ukladze CMOS
Moderatorzy: Jacek Bogusz, Moderatorzy
Re: Stany logiczne w ukladze CMOS
Po sesji napewno bo to ciekawe tematy sa, a narazie musze sie zajac nauka, ktora mi tak duzo czasu zajmuje
Re: Stany logiczne w ukladze CMOS
Napisales ze angielski jest Ci obcy dlatego proponuje Ci zapoznac sie z tymi wykladami na przyklad wyklad 26 (inverter) dokladnie tlumaczy skad sie biora stany L H lub zakazany. Gosciu mowi z troche mocnym hinduskim akcentem ale idzie go zrozumiec Powodzenia w nauce
-
- -
- Posty: 375
- Rejestracja: 13 sie 2003, o 14:03
- Lokalizacja: Kraków
Re: Stany logiczne w ukladze CMOS
Ja tam nie widzę podłączenia zasilania układu.W takim wypadku na wejściach NAND jest zawsze napięcie zasilania, czyli stan H. Zatem na wyjściu zawsze powinien być stan L, czyli ~0V.
Kto jest online
Użytkownicy przeglądający to forum: Obecnie na forum nie ma żadnego zarejestrowanego użytkownika i 247 gości