Aktyw Forum

Zarejestruj się na forum.ep.com.pl i zgłoś swój akces do Aktywu Forum. Jeśli jesteś już zarejestrowany wystarczy, że się zalogujesz.

Sprawdź punkty Zarejestruj się

Stany logiczne w ukladze CMOS

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 19:25

Witam, ostatnio na laboratoriach z elektroniki sprawdzalem bramki logiczne w ukladzie CMOS (CD 4011). Musialem podlaczyc voltomierz na wejsciu i wyjsciu bramki, odczytac pomiary dla wartosci napiecia zasilania 3V-18V i sprawdzic czy bramki dzialaja poprawnie. Problem jest w tym ze nie bardzo wiem jak wyznacza sie graniczne wartosci napiecia dla stanow 1 i 0 przy konkretnym zasilaniu. Przeczytalem sporo strron w internecie i instrukcje po anglieskuz ale dalej tego nie moge zalapac. Moglby ktos mi to wyjasnic w latwy sposob?

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 24 kwie 2012, o 20:23

Wyznaczanie tych napięć na podstawie analizy budowy bramki jest raczej bez sensu, bo mogą występować pewne różnice zależnie od rodziny układów, stosowanej technologii i producenta. Te parametry odczytuje się po prostu z tablic lub wykresów w katalogu, np.: http://ics.nxp.com/support/documents/lo ... cation.pdf

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 20:53

no wlasnie problem w tym ze juz czytalem ta instrukcje ale dalej nie moge tego zalapac.
zalozmy ze testowalem bramke nand i zrobilem kilka pomiarow voltomierzem na wejsciu i wyjsciu i wyszly mi takie wyniki:
Uwe [V] 4------6--------8------10-----12------14-------16
Uwy [V] 1,3----3,13----4,5----6,3----9,15----10,9----12,6
kombinowalem juz roznie ale nie wiem jak rozpoznac jaki sygnal jest na wejsciu (1 czy 0), poprostu nie umiem sobie tego logicznie wytlumaczyc

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 24 kwie 2012, o 21:19

O tym czy to H czy L decyduje w znacznym stopniu napięcie zasilania, jeśli dobrze pamiętam, to jako L przyjmowało się <1/3Vdd a jako H wszystko co >2/3Vdd.
Załączone wyniki wskazują, że to raczej nie bramka logiczna chyba, że niebuforowana a już na pewno nie NAND ani inna bramka negująca. Chyba, że badany układ spełnił warunek oscylacji - wtedy wszystko jest możliwe. :D

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 21:30

no tak, ale skoro napiecie zasilania jest z zakresu 3V-18V to jak mam z tego wyznaczyc 1/3 Vdd? bo chodzi mi tu o ustalenie stanu na wejsciu.
rozumiem ze 0,3*18 =5,4 i wszystko co nizej to L, 0,7*18=12,6 i wszystko co wyzej to L?
przykladowo ustawilem 8V na wejsciu wiec jaki to ma stan?

matrix
-
-
Posty: 342
Rejestracja: 7 maja 2010, o 14:02
Lokalizacja: Sochaczew
Kontaktowanie:

Re: Stany logiczne w ukladze CMOS

Postautor: matrix » 24 kwie 2012, o 21:30

Tak jak pisze wyżej kolega Tomasz. Stan H czy też L dyktowany jest napięciem zasilania. I tak samo jak pisze Tomasz, jako L traktowane jest wszystko co poniżej 1/3 zasilania a jako H wszystko co powyżej 2/3 napięcia zasilającego.
Tu już widać że inne L będzie dla zasilania 5V i inne dla 12V. L dla zasilania 12V będzie traktowane jako H dla zasilania 5V.

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 21:36

Czyli mam rozumiec ze powinienem jeszcze mierzyc trzecim voltomierzem wartosc napiecia na zasilaczu? I ta wartosc *0,7 lub 0,3? ale skoro prowadzacy kazal mi polaczyc zasilacz bezposrednio z kaseta z bramkami i 2 voltomierze (na wejscie i wyjscie bramki) to napiecie zasialania nie powinno sie rownac napieciu wejsciowym bramki?

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 24 kwie 2012, o 21:43

[...] 0,7*18=12,6 i wszystko co wyzej to L?
H, ale to zapewne literówka.
Naszkicuj zasilacz, bramkę, zasilacz i narysuj co zmieniałeś i gdzie mierzyłeś te 2 napięcia.
przykladowo ustawilem 8V na wejsciu wiec jaki to ma stan?
Zabroniony. :D
Czyli mam rozumiec ze powinienem jeszcze mierzyc trzecim voltomierzem wartosc napiecia na zasilaczu?
Zasilacz zapewne miał wbudowane mierniki, skoro miałeś ustawiać od 3 do 18V.

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 22:10

Te L to literowka :)

oto rysunek: http://imageshack.us/photo/my-images/41/80864588.jpg/
na kasecie bylo oczywiscie wiecej bramek.
Zmienialem napiecie na zasilaczu i odczytywalem je na Uwe i nastepnie odnoszac sie do tego odczytywalem napiecie na Uwy.
Jak pytalem prowadzacego to powiedzial ze tak ma byc to podlaczone.
Czyli pomiary z zakresu 5,4-12,6 sa przejsciowe?

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 24 kwie 2012, o 22:21

Zmienialem napiecie na zasilaczu i odczytywalem je na Uwe i nastepnie odnoszac sie do tego odczytywalem napiecie na Uwy.
Czyli podawałeś na oba wejścia bramki NAND napięcie zasilające?
Czyli pomiary z zakresu 5,4-12,6 sa przejsciowe?
Nie, bo 5.4V to górna granica stanu L przy zasilaniu 16.2V a 12.6V dolny próg stanu H przy 18,9V (absolutne max to 18V).

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 22:27

Czyli podawałeś na oba wejścia bramki NAND napięcie zasilające?
Tak.
To reasumujac Uwe<0,3*18 =5,4 - L, Uwe>0,7*18=12,6 - H.
Czyli jak podlaczylem bramke NAND, do ktorej podalem wyzej wyniki to podaje tak jakby na odwrot?

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 24 kwie 2012, o 22:34

Przy zasilaniu 18V:
Uwe < 5.33V :arrow: Uwy = ~18V
5.33V < Uwe < 12.0V :arrow: Uwy = charakterystyka przejściowa.
Uwe > 12.0V :arrow: Uwy = ~0V

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 22:45

To w takim razie zle wykonalem cwiczenie bo nie mierzylem napiecia na zasilaczu. Eh..

000andrzej
-
-
Posty: 375
Rejestracja: 13 sie 2003, o 14:03
Lokalizacja: Kraków

Re: Stany logiczne w ukladze CMOS

Postautor: 000andrzej » 24 kwie 2012, o 22:52

A jakie zasilanie podajesz na układ? Bo rozumiem, że regulujesz tylko wejście, na wyjściu powinna Ci wyjść funkcja NAND, Czyli na wejściach stan niski (zgodnie ze schematem oba wejścia są w takim samym stanie?), na wyjściu masz stan wysoki. Na wejściach stan wysoki - na wyjściu stan niski.
Teraz wszystko zależy od zasilania układu. Powinieneś go zrealizować z innego zasilacza i tego nie regulujesz. A może mieliście podane napięcie zasilania układów? Mierzysz napięcie na wejściu regulując, w którym momencie przeskoczy Ci wyjście na stan niski.

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 23:04

Wlasnie myslalem ze to jakie zasilanie podaje na uklad odczytuje z voltomierza Uwe (rysunek)

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 24 kwie 2012, o 23:19

Jeśli te rządki kropek (górny i dolny) oznaczają szyny, to tak jest. W takim wypadku na wejściach NAND jest zawsze napięcie zasilania, czyli stan H. Zatem na wyjściu zawsze powinien być stan L, czyli ~0V. Tak nie jest, więc coś pokręciłeś.

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 24 kwie 2012, o 23:54

Prawdopodobnie pokrecilem, chyba ze kaseta jest popsuta bo bylo tam kilka bramek i kazda dzialala podobnie. Nawet przy NOT bylo Uwe ~= Uwy.
Dzieki za pomoc.

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 25 kwie 2012, o 00:02

Gdy będziesz powtarzał ćwiczenie, :D pamiętaj żeby napięcie na wejściach bramek nigdy nie było wyższe od napięcia zasilania.

bartek162
-
-
Posty: 11
Rejestracja: 24 kwie 2012, o 19:24

Re: Stany logiczne w ukladze CMOS

Postautor: bartek162 » 25 kwie 2012, o 00:06

Juz niestety go nie powtorze, ewentualnie dostane slaba ocene za sprawozdanie, chociaz bede probowal jakos porozmawiac z prowadzacym o tym. Teraz mnie tranzystory czekaja :)

Awatar użytkownika
Tomasz Gumny
-
-
Posty: 685
Rejestracja: 4 lut 2004, o 23:31
Lokalizacja: Trzcianka/Poznań

Re: Stany logiczne w ukladze CMOS

Postautor: Tomasz Gumny » 25 kwie 2012, o 00:17

Trochę inicjatywy! :) Wystarczy układ 4011, 2 bateryjki 9V, dwa potencjometry i jakiś miernik.

Wróć do „Elektronika - tematy dowolne”

Kto jest online

Użytkownicy przeglądający to forum: ArianeMa, Bing [Bot], Google [Bot], MaragretPi i 168 gości