Znaleziono 44 wyniki

autor: rafszym
23 sty 2008, o 14:02
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: MAX+plus II zadanie w VHDL
Odpowiedzi: 14
Odsłony: 12220

Pandaci działa w MAX+plusII, który nie zawiera symalatora VHDLa (mam na myśli pisanie "testbenczy" czyli programów testowych w VHDLu do testowania układów opisanych w VHDL). Moim zdaniem jedynie można zaimplementować generatorek jako osobny układ w jednym CPLD/FPGA z projektowanym detektorem. Wyjści...
autor: rafszym
23 sty 2008, o 10:09
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: MAX+plus II zadanie w VHDL
Odpowiedzi: 14
Odsłony: 12220

Sygnały s2 i s1 to sygnały wejściowe układu, losowo pojawiają się 0 i 1 na nich z zewnątrz. W vhdlu nie ma sygnału losowego, opisujemy działanie układu cyfrowego zamiast rysować jego schemat na bramkach i przerzutnikach. Syganały s2 i s1 tylko zadeklaruj w części port jako wejścia. W symulatorze nar...
autor: rafszym
23 sty 2008, o 08:52
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: MAX+plus II zadanie w VHDL
Odpowiedzi: 14
Odsłony: 12220

autor: rafszym
22 sty 2008, o 16:39
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: MAX+plus II zadanie w VHDL
Odpowiedzi: 14
Odsłony: 12220

I jeżeli na sygnale 1 s1 wystąpi 11 a na sygnale drugim w tym czasie 01 to ma zliczyć jeden impuls. I tak do 99 ma zliczać później zerowanie. Zatem układ ma dwa równoległe wejścia s2-s1, na których mogą pojawić się pary 00, 01, 10 lub 11 w dowolnej sekwencji. Zliczyć należy kolejności 01 i 11... Pr...
autor: rafszym
21 sty 2008, o 15:39
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: MAX+plus II zadanie w VHDL
Odpowiedzi: 14
Odsłony: 12220

Dużo przykładów z VHDL'a jest w "układy FPGA w przykładach" http://www.btc.pl/?id_prod=11380 ale to pod Xilinx'a i bez wstepu o podstawach języka.
Uważaj na pierwszy projekt (4.1), w tekście piszą o liczniku z resetem synchronicznym a w kodzie VHDL jest asynchroniczny...

pzdr.
autor: rafszym
18 sty 2008, o 20:11
Forum: Elektronika - tematy dowolne
Temat: Wzmocnienie sygnału z wyjścia czujnika piezo.
Odpowiedzi: 6
Odsłony: 3996

Nie wiem czy nie potrzebne, nie wiemy co autor miał na myśli, może pierwotnie układ był zasilany symetrycznie a ktoś następny go zmienił na +9V? Ponadto co ma być robione z sygnałem wyjściowym? Na schemacie jest oznaczenie WY uP. Ja bym zostawił D1-C4-R17 jako detektor sygnału nadanego, a usunął C3....
autor: rafszym
17 sty 2008, o 18:59
Forum: Elektronika - tematy dowolne
Temat: Wzmocnienie sygnału z wyjścia czujnika piezo.
Odpowiedzi: 6
Odsłony: 3996

Układ D1-D2-C3-C4 to podwajacz napięcia. Ale układ musiałby być zasilany symetrycznie...
autor: rafszym
17 sty 2008, o 18:23
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: VHDL generator impulsów... / błąd : MultiSource on Integers
Odpowiedzi: 3
Odsłony: 4691

pozwoliłem sobie na trochę zmian... powinno działać, nie robiłem symulacji ale implementacja w ISE 8.2 dla Spartan3 przechodzi... library IEEE; use IEEE.std_logic_1164.all; entity TYP is port ( clock : in std_logic ; a : in std_logic_vector(0 to 1); start : in std_logic; y : out std_logic; reset : i...
autor: rafszym
17 sty 2008, o 17:12
Forum: Elektronika - tematy dowolne
Temat: Wzmocnienie sygnału z wyjścia czujnika piezo.
Odpowiedzi: 6
Odsłony: 3996

Oba wzmacniacze operacyjne pracują jako wzm. odwracające. Ich wzmocnienia napieciowe to odpowiednio Ku=-R3/R2=100 oraz Ku=-R5/R4=10, czyli cały układ ma zmocnienie 100x10=1000. Faza sygnału na wyjściu U1A jest taka sama jak na wejściu (C1-R2), bo każdy z nich odwraca fazę sygnału o 180 stopni - tak ...
autor: rafszym
16 sty 2008, o 16:30
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Jaka jest przyszłosć VHDL?
Odpowiedzi: 1
Odsłony: 3636

Jeśli nikt nie wymyśli czegoś uniwersalniejszego to nadal będzie Verilog i VHDL. Poszukaj projektów np. w językach ABEL, CUPL, PALASM... Jeszcze część miłośników Altery zna AHDL'a ale to język wprowadzony przez Alterę tylko do swoich programów. W każdym pakiecie projektowym dla układów programowalny...
autor: rafszym
14 sty 2008, o 18:58
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: 6-cio bitowy generator kodu X
Odpowiedzi: 9
Odsłony: 8077

Byłoby prościej ale gościu ma to zadanko z cyfry :611:
Otóż na laborkach z układów cyfrowych otrzymałem zadanie zrealizowania...
Ponadto nie wiadomo jak mu idą procki, skoro szuka pomocy na forum :611:
autor: rafszym
14 sty 2008, o 16:23
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: 6-cio bitowy generator kodu X
Odpowiedzi: 9
Odsłony: 8077

GENERATOR: licznik, multiplekser i dwuwejściowa bramka AND Wyjście licznika podłączasz do wejść sterujących wyborem wejścia multipleksera. Na wejściach danych multipleksera podajesz "na stałe" zera i jedynki uzyskując odpowiedni ciąg. Licznik zmieniając swój stan wybiera odpowiednie wejście muliple...
autor: rafszym
14 sty 2008, o 13:44
Forum: Elektronika - tematy dowolne
Temat: Przetwornik A/C
Odpowiedzi: 9
Odsłony: 5882

Daj 255 komparatorów, na jedno wejście wszystkich komparatorów podaj napięcie wejściowe (przetwarzane na cyfre), na pozostałe wejścia podaj napięcia z dzielnika rezystorowego (wagi binarne).
Wyjścia komparatorów tworzą kod termometryczny, który należy przekonwertować na 8-bitowy kod binarny.

pzdr.
autor: rafszym
14 sty 2008, o 13:01
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: 6-cio bitowy generator kodu X
Odpowiedzi: 9
Odsłony: 8077

heja,

Zaprojektuj dwa osobne generatory ciągów 1100 oraz 11100.
Na wejściu układu daj muliplekser, którym wybierasz 1 z 6 sygnałów wejściowych, ten następnie wybiera generator dający sygnał na wyjście...

pzdr.
autor: rafszym
13 sty 2008, o 17:03
Forum: Elektronika - tematy dowolne
Temat: Obliczanie prądów gałęziowych metodą oczkową
Odpowiedzi: 2
Odsłony: 4118

zadania już nieaktualne, sobota była wczoraj :611:
autor: rafszym
12 sty 2008, o 15:08
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Dekodowanie alfabetu Morse 'a
Odpowiedzi: 4
Odsłony: 5871

heja chłopy, jeśli można to swoje uwagi będę umieszczał w miarę wolnego czasu... oraz sorry za ewntualne błędy w opisach... pajączek: # funkcja rezolucji istnieje ale jak to zrobić z kilku wyjść cyfrowych :), ktoś powie dlaczego nie dać wyjść OC (otwarty kolektor) - jak na razie nie spotkałem fpga/c...
autor: rafszym
11 sty 2008, o 15:00
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Dekodowanie alfabetu Morse 'a
Odpowiedzi: 4
Odsłony: 5871

heja, na pierwszy rzut oka mam kilka uwag do kodu VHDL: 1. w jednym procesie może byc tylko jedna detekcja zbocza (narastającego lub opadającego), a w procesie "process(KEY3) is..." są dwa zapisy "KEY3'event and KEY3 = '1'.." oraz "KEY3'event and KEY3 = '0'..." 2. proces "-- PROCES KASUJACY WSZYSTKO...
autor: rafszym
19 gru 2007, o 15:13
Forum: AVR/AVR32
Temat: podłączenie ATTINY2313 do programatora
Odpowiedzi: 3
Odsłony: 5496

SCK podłącz do PB7 procka (linia zegarowa interfejsu programowania)
autor: rafszym
18 gru 2007, o 17:11
Forum: Elektronika - tematy dowolne
Temat: Elementy SMD w Warszawie
Odpowiedzi: 3
Odsłony: 3336

autor: rafszym
17 gru 2007, o 19:08
Forum: Elektronika - tematy dowolne
Temat: Pomoc Przy zadaniu o Wzmacniaczu ze wspolnym emiterem
Odpowiedzi: 4
Odsłony: 3007

zacznij od tego, że w "stanie spoczynku" napięcie na kolektorze tranzystora jest równe połowie Ec czyli 10V. można tak przyjąć do obliczeń szacunkowych, jednak aby zapewnić nie wchodzenie tranzystora w nasycenie można przyjąć bezpieczną minimalną wartość napięcia kolektor-emiter równą 1V. wówczas za...

Wyszukiwanie zaawansowane