Znaleziono 44 wyniki

autor: rafszym
15 paź 2009, o 10:14
Forum: Uwagi o naszym Forum i stronie EP
Temat: To żenujące ze stroną EP!
Odpowiedzi: 38
Odsłony: 38752

w '97 przesiadłem się na EP, ale ten koniec musiał kiedyś nastąpić
ja już zrezygnowałem w '90 :)
autor: rafszym
13 paź 2009, o 13:55
Forum: Uwagi o naszym Forum i stronie EP
Temat: To żenujące ze stroną EP!
Odpowiedzi: 38
Odsłony: 38752

Radioelektronik znika...

Radioelektronik już znika!
Można o tym porzeczytać w zakładce "W NUMERZE" na www.radioelektronik.pl
...a wychował tyle pokoleń...
autor: rafszym
11 maja 2009, o 13:21
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Błąd przy kompilacji
Odpowiedzi: 5
Odsłony: 3769

heja,
bez projektu trudno powiedzieć, ale sprawdź czy nazwa pliku VHDL, który jest Top-level, jest taka sama jak nazwa jego entity, powinny być. Również w części architecture...

pzdr.
autor: rafszym
28 kwie 2009, o 10:59
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: problem z podlaczeniem diody
Odpowiedzi: 1
Odsłony: 2749

heja, oboje macie rację: prowadzący i Ty. wyjście układu TTL trzeba traktowac jak układ analogowy (schemat do znalezienia w notach katalogowych 7400: 4 tranzystory, 4 oporniki i dioda). Twoja dioda swieci gdy mamy poziom wysoki na wyjściu bramki. Katologi podają, że w tym stanie maksymalny prąd wyjś...
autor: rafszym
11 mar 2009, o 12:30
Forum: Elektronika - tematy dowolne
Temat: Zadanie z elektroniki
Odpowiedzi: 6
Odsłony: 2376

wartości prądów mam takie same, gratuluję samodzielności!
zatem spadek napięcia na R2 jak i na R3 to 4 2/3 V.

pzdr.
autor: rafszym
10 mar 2009, o 14:49
Forum: Elektronika - tematy dowolne
Temat: Zadanie z elektroniki
Odpowiedzi: 6
Odsłony: 2376

podpowiedź: spadek na R2 czyli również na R3, mozna by zamienić je na jeden opornik o rezystancji wypadkowej połączenia równoległego R2 i R3... potem Thevenin, potencjały węzłowe albo prądy oczkowe... jednak najprosciej to myślę, że metoda potencjałów węzłowych bo będzie tylko jedno równanie, nawet ...
autor: rafszym
27 sty 2009, o 14:33
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: checksyntax wyświetla bardzo dużo błędów w moim kodzie
Odpowiedzi: 29
Odsłony: 12152

heja, check syntax działa, gorzej z kompilacją, dlatego zwlekałem... ale kod jest taki dla opisanego algorytmu: library IEEE; use IEEE.STD_LOGIC_1164.ALL; --use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use IEEE.NUMERIC_STD.ALL; entity gener_komb is port( START: in std_logic; n_bin:...
autor: rafszym
21 sty 2009, o 12:01
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Co w tym kodzie jest nie tak ????
Odpowiedzi: 1
Odsłony: 1883

na końcu piątego wiersza postaw średnik zamiast przecinka.
pzdr.
autor: rafszym
20 sty 2009, o 11:14
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: checksyntax wyświetla bardzo dużo błędów w moim kodzie
Odpowiedzi: 29
Odsłony: 12152

heja,
fajnie, teraz wiemy o co chodzi. no to pomyślmy...
jakie wartościa (zakres) mogą mieć zmienne n i k?
nie zgadza mi się coś w opisie algorytmu: w pętli while, w części if A(ind)<MAX then... występuje dwa razy to samo czyli s=A(ind)+1?
pozdr.
autor: rafszym
16 sty 2009, o 12:29
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: checksyntax wyświetla bardzo dużo błędów w moim kodzie
Odpowiedzi: 29
Odsłony: 12152

heja,
lepiej opisz na forum zasadę działania to coś się pokombinuje...
a multi source wzięło się stąd, że w jedną dziurę na raz nie wsadzisz więcej niż jednego ...tasa :611:
pzdr.
autor: rafszym
8 sty 2009, o 18:53
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: checksyntax wyświetla bardzo dużo błędów w moim kodzie
Odpowiedzi: 29
Odsłony: 12152

heja, zatem ad. 1) powinno byc if((ster = 2)and(start='1'))then , ponieważ ster jest typu integer i dlatego nie piszemy w cudzysłowie! ad. 2) "signal ... has multi source" wynika to stąd, że dany sygnał jest sterowany (podstawiana jego wartość) z kilku miejsc RÓWNOLEGLE! w kodzie vhdla, jest to częs...
autor: rafszym
7 sty 2009, o 20:04
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Nauka VHDL dobra ksiazka
Odpowiedzi: 4
Odsłony: 3645

heja,
jest nowsze wydanie Zwolińskiego, pewnie sprzedający chce się pozbyć pierwszego wydania :611:
pzdr.
autor: rafszym
7 sty 2009, o 20:02
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Zadanie z techniki cyfrowej
Odpowiedzi: 9
Odsłony: 3950

heja,
zaprojektuj sumator: "A000"+"0A00"+"000A"
mnożenie przez 8 i 4 to, to samo co przesunięcie w lewo odpowienio o 3 i 2 bity.
pzdr.
autor: rafszym
7 sty 2009, o 19:52
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: checksyntax wyświetla bardzo dużo błędów w moim kodzie
Odpowiedzi: 29
Odsłony: 12152

heja, co do błędów to proponuję: ad. 1) powinno być ... (start='1') ... ad. 2) w nawiasie powinien być przecinek a nie średnik ad. 3) w złym miejscu jest begin po architecture, mianowicie wszelakie deklaracje typów, sygnałów, itp. zapisujemy po architecture a przed begin, zatem wystarczy zmienić mie...
autor: rafszym
15 lis 2008, o 16:05
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: układ iteracyjny
Odpowiedzi: 3
Odsłony: 2926

dzięki, tego nie zauważyłem... zatem może taki układ: 2-wejściowy XOR do porównania każdej pary bitów, a do generacji "przeniesienia" bramka 2-wejsciowa OR. na jedno jej wejście dajemy wyjście XORa a na drugie wyjście ORa z komórki starszej. wyjście całego układu jak poprzednio. dowolna liczba jedyn...
autor: rafszym
14 lis 2008, o 18:53
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: układ iteracyjny
Odpowiedzi: 3
Odsłony: 2926

3-wejściowa bramka XOR. dla najstarszych bitów na trzecie wejście bramki daj zero.
dla pozostałych bitów dane wyjście XORa dołącz do jednego z wejść XORa dla bitów "niższych". wyjściem układu jest wyjście XORa dla najmłodszych bitów.
jeśli info o równości ma być w stanie 1 to daj negację.

pzdr.
autor: rafszym
9 lis 2008, o 14:22
Forum: Nie(elektroniczny) Hyde Park
Temat: Jak zarobić 15000zł
Odpowiedzi: 11
Odsłony: 7042

Taki łańcuch już przeszedł przez Polskę, a było to jak pamiętam chyba w 1986 roku. Lista wówczas była na kartkach papieru i sprzedawano owe kartki, nawet w TV były jakieś polemiki z naukowcami na temat gdzie leży zysk: najwiecej zarobi pierwszy emitujacy listę tak aby jak najwięcej osób ją kupiło i ...
autor: rafszym
7 sie 2008, o 12:39
Forum: Elektronika - tematy dowolne
Temat: przerzutnik T a wlacznik S
Odpowiedzi: 1
Odsłony: 1140

heja,
Ja bym zobił bez przerzutnika T. Mianowicie szeregowo połączyć dwie bramki Schmitta (np. 7414 - zawiera sześć inwerterów Schmitta). Gdy na wejściu pierwszej bramki jest napięcie to na wyjściu drugiej bramki jest stan 1, a gdy "nie ma" napięcia to na wyjściu jest stan 0.
pzdr.
autor: rafszym
21 maja 2008, o 14:32
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: Zadanie - układy iteracyjne.
Odpowiedzi: 9
Odsłony: 9036

heja, Moim skromnym zdaniem układ iteracyjny to nazwa wynikająca ze sposobu projektowania. Mianowicie projektujemy jedną "komórkę" układu dla jednego bitu, natępnie dla danej liczby bitów w sygnale łaczymy odpowiednią liczbę zaprojektowanych komórek. Jest to samo jak dla sumatora: znany jest symator...
autor: rafszym
21 lut 2008, o 13:43
Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
Temat: VHDL - program zliczający ilość '1' ...
Odpowiedzi: 1
Odsłony: 2010

heja,
usuń "zegar" z procesu com bo proces ustal nie jest wykonywany sekwencyjnie jak pętla. pętla loop jest tylko zapisem a nie strukturą układu.

Wyszukiwanie zaawansowane