Znaleziono 1 wynik
- 6 lip 2010, o 13:33
- Forum: PLD/FPGA i inne zagadnienia techniki cyfrowej
- Temat: VHDL Rejestry
- Odpowiedzi: 1
- Odsłony: 11473
library ieee; use ieee.std_logic_1164.all; entity artii_reg is Port ( clk : in std_logic; -- zegar ukladu input : in std_logic_vector(6 downto 0); -- wejscie rownolegle rejestru mode : in std_logic; -- tryb pracy: 0 rejestro rownolegly , 1 rejestr samorotujacy LR : in std_logic; -- sygnal wyboru ro...